Offres de Thèses, Stages et Post-docs

nombre d'offres : 99

Stratégie d’intégration de mémoire non volatile de type « crosspoint » dans la hiérarchie de caches d’une architecture de processeur multicoeur

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Date de début : 1 octobre 2017

Offre n° SL-DRT-17-0689

Cette thèse porte sur l’utilisation de mémoire non volatile dans les caches des processeurs multicoeurs. Il s’agit de proposer une stratégie innovante d’intégration et de gestion de ce type de mémoire dans la hiérarchie de caches pour améliorer les performances et l’efficacité énergétique des circuits de calcul multicoeurs.

Le débit vers la mémoire externe augmentant moins vite que la puissance de calcul des processeurs multicoeurs, la quantité de cache embarquée sur ces circuits ne cesse de croître, au point de représenter jusqu’à 75% de la surface de la puce. De plus, les caches de dernier niveau, qui représentent la majeure partie de cette surface, sont peu accédés et présentent donc une consommation statique élevée. Les mémoires non volatiles (NVM) permettent de répondre à ces deux problématiques car elles présentent une consommation statique nulle et une densité de stockage plus élevée que la mémoire de type SRAM utilisée normalement dans les caches. Plus récemment, l’émergence des mémoires NVM de type « crosspoint » promet une densité d’intégration encore plus élevée.

L’objectif de cette thèse est de proposer une stratégie au niveau système et micro-architectural d’intégration de mémoire NVM crosspoint dans la hiérarchie de caches d’un circuit multicoeur existant. Ce type de mémoire présente des problématiques de coût d’écriture élevé dont il faut tenir compte pour optimiser les performances, la consommation et la durée de vie de la puce. L’étudiant aura comme but de fournir un modèle RTL d’un cache intégrant de manière innovante une mémoire NVM crosspoint.

L’étudiant doit donc avoir des compétences en architecture des processeurs, en conception RTL et en vérification, ainsi que posséder des compétences minimales en logiciel bas niveau (C, système d’exploitation). Le travail s’organisera en une première phase de bibliographie sur les propositions d’intégration de NVM dans les caches, une réflexion sur les problématiques spécifiques liées à la mémoire crosspoint, une proposition d’idées innovantes pour y répondre, une implémentation de ces idées et une évaluation. La thèse se terminera par l’écriture du manuscrit et la soutenance.

  • Mots clés : Sciences pour l'ingénieur, Informatique et logiciels, DACLE, Leti
  • Laboratoire : DACLE / Leti
  • Code CEA : SL-DRT-17-0689
  • Contact : eric.guthmuller@cea.fr

Construction de librairies auto-optimisantes pour le calcul haute performance

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Date de début : 1 octobre 2017

Offre n° SL-DRT-17-0668

L’objectif de la thèse sera de mettre au point une méthodologie permettant la construction de librairies de calcul intensif, capable de s’adapter statiquement au matériel et dynamiquement aux conditions d’utilisation. Le contexte de la thèse se placera entre le domaine de la compilation, l’architecture des ordinateurs et les mathématiques appliquées.

Les simulations numériques de grande envergure sont essentielles aux activités de recherche. Les codes de

ces simulations sont basées sur des librairies de calcul permettant d’abstraire les architectures de calcul sous-jacentes. La complication croissante des architectures de calcul rend difficile la construction de ces librairies.

La minimisation du coût énergétique d’un calcul nécessite de se diriger vers des machines de plus en plus

compliquées avec de nombreux niveaux de parallélisme (instruction, multicoeur, multiprocesseurs, multi-

architecture) et des architecture mémoire également complexe (cache mémoire 3 niveaux, architecture de

data-center). Ces complications font que les performances des codes dépendent essentiellement des

données traitées (valeurs, tailles, caractéristiques, etc)

  • Mots clés : Sciences pour l'ingénieur, Informatique et logiciels, DACLE, Leti
  • Laboratoire : DACLE / Leti
  • Code CEA : SL-DRT-17-0668
  • Contact : Henri-Pierre.Charles@cea.fr

Interprétation de grilles d’occupation par réseaux de neurones et modèle d’attention

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Date de début : 1 septembre 2017

Offre n° SL-DRT-17-0331

Ce sujet s’inscrit dans le contexte du développement des véhicules/drones/robots autonomes.

L’environnement du véhicule est représenté par une grille d’occupation, dans laquelle chaque cellule contient la probabilité de présence d’un objet. Cette grille est réactualisée au fil du temps, grâce aux données capteurs.

Les algorithmes de plus haut niveau (path planning, évitement d’obstacle, …) raisonnent sur des objets (trajectoire, vitesse, nature). Il faut donc extraire ces objets de la grille d’occupation : clustering, classification, et tracking.

De nombreux travaux abordent ce sujet dans un contexte vision, incluant parfois de l’apprentissage. Ils montrent par contre une très grande complexité calculatoire, et ne tirent pas parti des spécificités des grilles d’occupation (absence de textures, connaissance a priori des zones d’intérêt …).

L’objectif de cette thèse est de trouver des techniques plus adaptées à ces particularités et compatibles avec une implémentation économe en calcul. La thèse cherchera à déterminer, à partir d’une suite de grilles d’occupation, le nombre et la nature des différents objets, ainsi que leur position et vecteur vitesse, en exploitant deux avancées récentes: les réseaux de neurones récurrents et les modèles d’attention.

  • Mots clés : Sciences pour l'ingénieur, Informatique et logiciels, DACLE, Leti
  • Laboratoire : DACLE / Leti
  • Code CEA : SL-DRT-17-0331
  • Contact : frederic.heitzmann@cea.fr

Bruit RF et propriétés circuit des transistors FDSOI avancés

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Date de début : 1 octobre 2017

Offre n° SL-DRT-17-0755

L’architecture FDSOI (Fully-Depleted Silicon-on-Insulator) est un des choix de l’industrie microélectronique pour satisfaire les exigences des applications RF nomades et l’Internet-of-Things (IoT). Le travail de thèse se compose de 4 axes :

1. Modélisations Spice et circuit équivalent petit-signal des transistors FDSOI appliquées aux propriétés RF et confrontation des prédictions des modèles avec la mesure.

2. Simulations TCAD la pour compréhension des mécanismes physiques affectant les figures de mérite RF.

3. Définition des variations de procédés et d’intégration qui pourraient influencer les propriétés RF du dispositif.

4. Caractérisation, analyse et interprétation physique des mesures RF et bruit des dispositifs.

  • Mots clés : Sciences pour l'ingénieur, Electronique et microélectronique - Optoélectronique, DCOS, Leti
  • Laboratoire : DCOS / Leti
  • Code CEA : SL-DRT-17-0755
  • Contact : pascal.scheiblin@cea.fr

Switch intégrés de Bursts Optiques

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Date de début : 1 octobre 2017

Offre n° SL-DRT-17-0866

La montée en débit dans les échanges de données entre processeurs et mémoires, ainsi que les fortes contraintes sur les temps de latences tolérés dans ces transmissions semble imposer l’utilisation de liens point à point optiques très haut débit (50-100Gbps) dits intra ou inter-chip. Seulement, ces liens sont souvent sous utilisés (10-15% du temps) et leur architecture point à point impose l’utilisation de nombreux transceivers. A des fins de réduction de la consommation électrique, il est envisagé d’utiliser une architecture multipoint-multipoint basée sur un routeur de paquets optiques. Cette architecture innovante devra démontrer sa capacité à réduire de façon globale la consommation énergétique du réseau de transport des données « intra-chip » tout en respectant une disponibilité et une latence adéquate. L’architecture conçue sera aussi fabriquée (Photonique sur Silicium) et testée au cours de la thèse, tant sur le plan de la transmission que du contrôle.

  • Mots clés : Divers, Sciences pour l'ingénieur, Divers, Optique - Optique laser - Optique appliquée, DOPT, Leti
  • Laboratoire : DOPT / Leti
  • Code CEA : SL-DRT-17-0866
  • Contact : benoit.charbonnier@cea.fr
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