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Accélération matérielle sur FPGA d’un algorithme d’optimisation

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Offre n° 7613

Les FPGA sont de plus en plus considérés comme une solution efficace pour l’accélération d’algorithmes logiciels gourmands en temps de calcul. Le principe est de déporter les sections les plus coûteuses du logiciel vers une architecture matérielle spécifique, implémentée sur le FPGA. De par les possibilités de parallélisme offertes, des facteurs d’accélération importants peuvent être obtenus.
Ce stage s’intéresse à l’accélération d’une heuristique de type recherche tabou ou algorithme génétique pour un problème de conception de circuits électroniques. En raison des tailles de problèmes rencontrées, l’exécution logicielle de cet algorithme nécessite un très grand nombre d’itérations, et peut nécessiter un temps très important, pouvant atteindre plusieurs heures.
Le stage consistera en les étapes suivantes :
– Prise en main de l’algorithme considéré.
– Implémentation matérielle du coeur de l’algorithme en VHDL (selon les possibilités, en partant de zéro ou en s’aidant de l’outil de synthèse de haut niveau de Xilinx).
– Intégration de l’architecture matérielle dans l’environnement du laboratoire pour une exécution sur une plate-forme FPGA de Xilinx.
– Test et évaluation (performance, consommation énergétique) sur la plateforme.
Le candidat recherché est en dernière année de master recherche ou diplôme ingénieur (BAC+5). La maîtrise du langage de programmation matérielle VHDL et celle du langage C sont indispensables. Des connaissances en optimisation combinatoire et en conception FPGA seront appréciées.

  • Mots clés : Systèmes d'information, Systèmes d'information, DACLE, Leti
  • Laboratoire : DACLE / Leti
  • Code CEA : 7613
  • Contact : francois.galea@cea.fr
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