Implémentation et optimisation d’une architecture multicoeur RISCV sur une plateforme multi-FPGA

Publié le : 10 janvier 2019

Aujourd’hui les applications sont de plus en plus complexes et les systèmes sur puce (SoC) devant supporter ces performances élevées augmentent aussi en complexité. La validation de ces systèmes passe souvent par l’étape de prototypage sur une plateforme à base de FPGA. Cependant, la complexité grandissante des SoC nécessite de plus en plus l’utilisation de plateformes de prototypage à base de plusieurs FPGA et ceci constitue un enjeu majeur pour la vérification de ces systèmes.
L’objectif de ce stage consiste à implémenter une architecture multicoeur à base de processeurs RISC-V sur une plateforme proFPGA constituée de 2 FPGA Virtex 7 de Xilinx. Il faudra pour cela dans un premier temps, effectuer une partition manuelle de l’architecture, mettre en place l’interface de communication entre les partitions et implémenter les différentes partitions sur les différents FPGA. Le candidat sera alors amené à optimiser le multiplieur du processeur afin d’atteindre une fréquence de fonctionnement plus élevé. Dans un second temps, le candidat utilisera des partitions générées par un outil interne de partitionnement multi-FPGA afin de démontrer le fonctionnement d’un flot de conception multi-FPGA automatisé.
Candidat à ce stage, vous êtes en dernière année de formation de deuxième cycle universitaire ou d’école d’ingénieur et disposez d’une bonne connaissance en C/C++, en VHDL et/ou Verilog, en conception FPGA et de l’outil Vivado de Xilinx. Exigeant et investi, vous avez à coeur de proposer des solutions innovantes et de travailler dans un milieu à la pointe de la technologie qui vous permettra de répondre aux enjeux de demain. Le candidat devra être doté d’un bon relationnel et posséder la capacité de travailler en équipe et en autonomie.

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