Conception de circuits intégrés dans des matrices de mémoires résistives pour l’amélioration de leurs performances

Publié le : 14 mars 2021

La catégorie des mémoires dite « résistive », nommée en anglais RRAM (Resistive Switching Random Access Memories), est une alternative émergente et crédible pour le remplacement des plans mémoires non-volatile et à accès rapide (<µs), nécessaire à toutes architectures de calcul, notamment la partie actuellement implémentée avec des mémoires dites flash. Les RRAM codent les états logiques sous forme d’états résistifs distincts. Au-delà, de leurs performances sur le volet mémoire (temps d’accès, fiabilité, tension d’opération…), les mémoires RRAM présente d’autres caractéristiques (stockage d’énergie, multi-états) qui permet d’envisager des applications en rupture, notamment le calcul dans la mémoire, des réseaux de neurones, ou des modes duaux de rétention mémoire/énergie.

Depuis plusieurs années, le CEA-Léti développe certaines sous-catégorie de RRAM (Re-RAM, Ox-RAM) et évalue l’impact des matériaux et des procédés microélectroniques sur leurs performances. Actuellement, la maturité de ces études au niveau du « dispositif unitaire » permet d’envisager une exploration des effets des circuits de commande qui gèrent principalement la programmation, l’effacement, la lecture, mais aussi dans les applications émergentes l’évaluation des réseaux de neurones, la gestion de la charge en mode batterie. Nos partenaires industriels s’impliquant sur ce sujet nous demandent également une démarche orientée « système matériel », incluant la partie dispositif, le plan mémoire mais aussi son inclusion au sein de son électronique périphérique, voir les algorithmes de bas niveau pour sa gestion.

Le sujet de thèse contribuera à la construction de la vision « système matériel » des mémoires RRAM développées au CEA-Léti. Le doctorant aura notamment en charge l’exploration de diverses topologies de circuit proche mémoire pour la programmation, notamment par les transferts contrôlés de charge, de potentiel et/ou de courant. La maitrise de la formation du filament, créant les divers états résistifs, par le contrôle et l’adaptation dynamique et individuelle du temps de programmation est également des sujets qui demande la maitrise du volet dispositif mais aussi du volet circuit. En effet, les moyens de caractérisation sous pointe limite l’exploration de solutions de programmations et son étude statistique sur un plan mémoire. L’auto-ajustement des circuits de programmation entre les différents états (a minima SET et RESET) aux caractéristiques individuelles ou semi-collective de points mémoires est une voie prometteuse pour améliorer significativement les performances de la mémoire, notamment la variabilité des états résistifs. Le doctorant aura aussi à prendre en compte l’évolution de la technologie sur les trois ans, participer à l’élaboration des schémas de sélection des points mémoire dans le plan mémoire, élaborer des stratégies de tests électriques pour dégager des tendances statistiques.

Le doctorant pourra s’inspirer de techniques actuellement développées par notre équipe de recherche. Une revue de l’état de l’art international et les contraintes industrielles glanées dans notre environnement collaboratif industrie/recherche permettront également de positionner habillement sa recherche. Le doctorant sera en charge de choisir un niveau de modélisation et de mettre en place un environnement de simulation permettant de prédire les performances de diverses techniques de programmation notamment, prenant en compte le dispositif et le circuit. Par exemple, il combinera de façon avantageuse les concepts de générateur de tension/courant, des contrôles de la cinétique (progressive, impulsionnelle), les limiteurs de tension et de courant, pour émuler des séquencements de programmation multiformes, collectif et/ou individuel, qui moduleront la forme des filaments des points mémoires. Il pourra proposer la modification des dispositifs mémoires (ajout d’électrodes, géométrie, matériaux plus adaptés) en collaboration avec des technologues pour explorer une co-optimisation dispositif/circuit la plus adaptée, au moins au niveau simulation. Afin de gérer la dispersion du procédé, l’aspect de l’auto-ajustement du circuit aux propriétés de chaque cellule mémoire sera également abordé. En fonction des résultats, une ou plusieurs techniques seront identifiés pour leurs pertinences. Elles feront l’objet d’une implémentation en circuit intégré en technologie CMOS. Le doctorant aura en charge la spécification de l’ensemble des sous-blocs constituant la technique (détecteur de tension, étage de commutation, amplificateur…) et réalisera la conception « au niveau transistor ». Le circuit sera fabriqué par un sous-traitant sur une technologie CMOS à maturité industrielle et sera co-intégré avec des plans mémoires fabriqués au CEA-Léti. L’étudiant concevra la carte, conduira les caractérisations électriques du circuit et mettra en œuvre l’assemblage mémoire/circuit pour prouver expérimentalement l’intérêt des techniques sélectionnées.

Le déroulement de la thèse suit un schéma en boucles itératives d’apprentissage (matériau, composant, circuit, caractérisation électrique, modélisation), dont le nombre d’itération sera fonction de l’avancement du travail du candidat sur trois ans, de la fabrication des échantillons, et de l’évolution des dispositifs en salle blanche. Le point de départ sera construit autour de la génération actuelle de composants mémoire pour étendre éventuellement les caractérisations et construire un macro-modèle qui permettra d’explorer différentes topologies de circuits d’interface.

Le doctorant développera ses compétences en conception de circuits intégrés (approximativement 50%), en mémoire (30%) et en procédé microélectronique (20%) dans un schéma de thèse de conception de circuit proche du dispositif à contrôler. Il sera intégré à cheval entre trois laboratoires, deux orientés « composant » et l’autre « circuit ». Il devra présenter un excellent niveau scolaire et avoir des notions en électronique analogique et en procédés microélectroniques. La connaissance des outils de conception de circuits intégrés serait des atouts. Enfin, il présentera une bonne capacité de travail personnel, un goût prononcé pour le travail en équipe, et une motivation pour les challenges techniques.

Les travaux de doctorat se dérouleront dans le cadre de la collaboration entre une équipe de concepteur de circuits intégrés et des technologues de mémoire sur Silicium, comblant respectivement le fossé entre la conception de circuits intégrés en technologie CMOS et l'expertise sur les dispositifs mémoire. Le doctorant interagira régulièrement avec l'équipe travaillant sur la technologie, pour mieux connaitre la fabrication des dispositifs, la caractérisation électrique, la modélisation, l'analyse des données et les simulations et l’interprétation physique. Le doctorant s’intégrera également avec l’équipe de concepteurs de circuits analogiques afin de proposer et de concevoir de nouvelles topologies de circuits intégrés pour l’implémentation de technique de programmation de mémoire. Les trois encadrants de la thèse Gabril MOLAS, Sami OUKASSI et Gaël PILLONNET (directeur de thèse) ont déjà des expériences reconnues et complémentaires en électronique analogique, procédé microélectronique, composants mémoires et électrochimie. Ce travail s’effectue dans une certaine continuité avec les travaux de thèse de Paola Trotti (soutenance prévue en 2021).

De façon plus générale, le campus scientifique de MINATEC à Grenoble accueille 2 400 chercheurs, 1 200 étudiants et 600 experts en transfert de technologie sur 20 hectares à la pointe de la technologie avec 10 000 m² de salles blanches. Le candidat profitera de cet environnement scientifique unique et occupera un rôle clé dans l'investigation du couplage entre circuit et composant afin de proposer un système innovant en gardant un lien marqué avec des problématiques industrielles.

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