Offres de Thèses, Stages et Post-docs

nombre d'offres : 70

Nouvelles topologies de circuits intégrés exploitant des composants capacitifs innovants sur silicium

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Date de début : 01/10/2021

Offre n° SL-DRT-21-0814

L’objectif de cette thèse est de d’évaluer l’intérêt des capacités hybrides sur silicium développées au LETI comme composants dans de nouvelles architectures de circuits de conversion d’énergie intégrés. Les capacités hybrides présentent une combinaison de propriétés uniques en termes de densité énergétique (stockage ionique de l’ordre de 40 mJ/mm3) et de réponse fréquentielle (stockage diélectrique démontré jusqu’à 30 GHZ), avec une réalisation technologique sur silicium en 200 mm.

Il est proposé dans le cadre de ce projet de concevoir des circuits de conversion d’énergie, par exemple de type convertisseur DCDC à découpage capacitif exploitant les qualités intrinsèques de la capacité hybride développée au LETI.

  • Mots clés : Engineering sciences, Technological challenges, Electronics and microelectronics - Optoelectronics, Emerging materials and processes for nanotechnologies and microelectronics, DCOS, Leti
  • Laboratoire : DCOS / Leti
  • Code CEA : SL-DRT-21-0814
  • Contact : sami.oukassi@cea.fr

Étude de la fiabilité des photo-détecteurs à avalanche 3D

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Date de début : 01/10/2020

Offre n° SL-DRT-21-0830

STMicroelectronics développe de nombreuses technologies CMOS destinées à l’imagerie. L’essor et la démocratisation des capteurs d’image entrainent une diversification des usages technologiques tels que l’imagerie à haute résolution et la télémétrie à usage domestique et pour l’automobile. Un des enjeux est de répondre aux besoins du marché et de s’adapter à la concurrence en améliorant sans cesse les performances et la fiabilité des dispositifs.

L’objectif de cette thèse est d’étudier et de modéliser la fiabilité des photodétecteurs à avalanche pour la détection de photon unitaire. Le principe de ce capteur réside dans la capacité à mesurer le temps de transit entre une source optique et le détecteur, de quelques centimètres à plusieurs dizaines de mètres tout en étant insensible à la lumière environnante. Une matrice constituée de milliers de pixel permet de restituer une image 3D fidèle de la cible. A ce jour, de premiers essais montrent que le détecteur se dégrade au cours du temps, conduisant en une perte de sensibilité et en la dégradation de la précision de mesure. Quantifier ces effets et comprendre ces dérives est absolument nécessaire pour améliorer le procéder de fabrication et développer un modèle prédictif de fiabilité.

La thèse se focalisera à part égale entre la fiabilité d’un pixel unitaire et la fiabilité d’une matrice de pixels, ceci pour se rapprocher de la fiabilité produit. Le candidat s’appuiera un ensemble d’outils de caractérisation, de mesure de la fiabilité, ainsi que sur des outils de modélisation et simulation développés chez STMicroelectronics.

  • Mots clés : Engineering sciences, Technological challenges, Electronics and microelectronics - Optoelectronics, Photonics, Imaging and displays, DCOS, Leti
  • Laboratoire : DCOS / Leti
  • Code CEA : SL-DRT-21-0830
  • Contact : jean.coignus@cea.fr

Conception de circuits intégrés pour la gestion de l’énergie

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Date de début : 01/09/2021

Offre n° SL-DRT-21-0846

L’arrivée de nouvelles techniques de modulation pour les nouvelles générations de standard de communication sans-fil (5G/6G, WiFi6/7,…) entraînent une augmentation du facteur de crête et de la rapidité du signal de transmission radiofréquence. Afin de garantir une puissance émise avec une distorsion maitrisée, un amplificateur de puissance radiofréquence de type « linéaire » pilote l’antenne. Mais, celui-ci présente un rendement énergétique qui diminue drastiquement avec l’introduction de ces nouveaux standards car il dépend au 1er ordre du facteur de crête du signal. Ce rendement est une performance prioritaire dans les systèmes à stockage d’énergie contrainte, comme le téléphone portable. Depuis plusieurs années, cet amplificateur est accompagné d’un convertisseur DC-DC qui gère le niveau de son alimentation. Il a pour objectif de moduler la tension d’alimentation afin de réduire les pertes énergétiques dans l’amplificateur de puissance radiofréquence. Malgré la perte apportée par l’alimentation, la consommation globale du système alimentation/amplificateur est diminuée. Cependant, les nouvelles contraintes de modulation dans les nouveaux standards (facteur de crête, dynamique, puissance…) rendent ces architectures d’alimentation « compagnon » peu efficaces. La topologie de l’alimentation et son couplage à l’amplificateur doivent être revus pour proposer des solutions de gestion de l’énergie efficaces, compactes et rapides.

Le sujet de thèse se rapporte à cette problématique : comment envisager des alimentations dynamiques et efficaces pour des amplificateurs de puissance radiofréquences à forte efficacité énergétique dans le cadre de modulations rapides et à forte dynamique ? Le cadre normatif des applications mobiles 5G/6G permettra d’encadrer les objectifs quantitatifs. Les ordres de grandeurs sont les suivants : quelques Watt en puissance, quelques volts en tension d’alimentation, une dizaine de décibels en facteur de crête, quelques centaines de MHz de bande passante, quelques mm2 de circuits, et un recours parcimonieux aux composants externe au circuit intégré.

Le doctorat aura notamment en charge l’exploration de diverses topologies de convertisseur DC-DC pour la modulation d’enveloppe de l’alimentation de l’amplificateur de puissance radiofréquence, notamment en bénéficiant des approches massivement entrelacées permises dans un contexte d’intégration Silicium. La vitesse de modulation d’enveloppe, tout en gardant un rendement de conversion élevé, sera étudiée par l’introduction d’architecture hybride, mixant régulateur linéaire et convertisseur à découpage, inspirée de l’état de l’art. La boucle de contrôle générant de multiples chemins de puissance sera également une clef nécessaire pour atteindre les spécifications électriques ambitieuses du système complet. Afin de bénéficier d’un avantage comparatif, le doctorant complétera, par une étude théorique, l’apport de composants passifs sur Silicium développés dans les salles blanches du Léti. Le doctorant aura aussi à prendre en compte l’évolution des normes, des technologies de circuits intégrées et des passifs, de leur encapsulation sur la durée de la thèse, à participer de façon indirect à des projets à visé applicative et commerciale, à élaborer des stratégies de tests électriques.

  • Mots clés : Engineering sciences, Technological challenges, Communication networks, IOT, radiofrequencies and antennas, Electronics and microelectronics - Optoelectronics, DCOS, Leti
  • Laboratoire : DCOS / Leti
  • Code CEA : SL-DRT-21-0846
  • Contact : alexandre.giry@cea.fr

Conception de circuits intégrés dans des matrices de mémoires résistives pour l’amélioration de leurs performances

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Date de début : 01/09/2021

Offre n° SL-DRT-21-0859

La catégorie des mémoires dite « résistive », nommée en anglais RRAM (Resistive Switching Random Access Memories), est une alternative émergente et crédible pour le remplacement des plans mémoires non-volatile et à accès rapide (<µs), nécessaire à toutes architectures de calcul, notamment la partie actuellement implémentée avec des mémoires dites flash. Les RRAM codent les états logiques sous forme d’états résistifs distincts. Au-delà, de leurs performances sur le volet mémoire (temps d’accès, fiabilité, tension d’opération…), les mémoires RRAM présente d’autres caractéristiques (stockage d’énergie, multi-états) qui permet d’envisager des applications en rupture, notamment le calcul dans la mémoire, des réseaux de neurones, ou des modes duaux de rétention mémoire/énergie.

Depuis plusieurs années, le CEA-Léti développe certaines sous-catégorie de RRAM (Re-RAM, Ox-RAM) et évalue l’impact des matériaux et des procédés microélectroniques sur leurs performances. Actuellement, la maturité de ces études au niveau du « dispositif unitaire » permet d’envisager une exploration des effets des circuits de commande qui gèrent principalement la programmation, l’effacement, la lecture, mais aussi dans les applications émergentes l’évaluation des réseaux de neurones, la gestion de la charge en mode batterie. Nos partenaires industriels s’impliquant sur ce sujet nous demandent également une démarche orientée « système matériel », incluant la partie dispositif, le plan mémoire mais aussi son inclusion au sein de son électronique périphérique, voir les algorithmes de bas niveau pour sa gestion.

Le sujet de thèse contribuera à la construction de la vision « système matériel » des mémoires RRAM développées au CEA-Léti. Le doctorant aura notamment en charge l’exploration de diverses topologies de circuit proche mémoire pour la programmation, notamment par les transferts contrôlés de charge, de potentiel et/ou de courant. La maitrise de la formation du filament, créant les divers états résistifs, par le contrôle et l’adaptation dynamique et individuelle du temps de programmation est également des sujets qui demande la maitrise du volet dispositif mais aussi du volet circuit. En effet, les moyens de caractérisation sous pointe limite l’exploration de solutions de programmations et son étude statistique sur un plan mémoire. L’auto-ajustement des circuits de programmation entre les différents états (a minima SET et RESET) aux caractéristiques individuelles ou semi-collective de points mémoires est une voie prometteuse pour améliorer significativement les performances de la mémoire, notamment la variabilité des états résistifs. Le doctorant aura aussi à prendre en compte l’évolution de la technologie sur les trois ans, participer à l’élaboration des schémas de sélection des points mémoire dans le plan mémoire, élaborer des stratégies de tests électriques pour dégager des tendances statistiques.

Le doctorant pourra s’inspirer de techniques actuellement développées par notre équipe de recherche. Une revue de l’état de l’art international et les contraintes industrielles glanées dans notre environnement collaboratif industrie/recherche permettront également de positionner habillement sa recherche. Le doctorant sera en charge de choisir un niveau de modélisation et de mettre en place un environnement de simulation permettant de prédire les performances de diverses techniques de programmation notamment, prenant en compte le dispositif et le circuit. Par exemple, il combinera de façon avantageuse les concepts de générateur de tension/courant, des contrôles de la cinétique (progressive, impulsionnelle), les limiteurs de tension et de courant, pour émuler des séquencements de programmation multiformes, collectif et/ou individuel, qui moduleront la forme des filaments des points mémoires. Il pourra proposer la modification des dispositifs mémoires (ajout d’électrodes, géométrie, matériaux plus adaptés) en collaboration avec des technologues pour explorer une co-optimisation dispositif/circuit la plus adaptée, au moins au niveau simulation. Afin de gérer la dispersion du procédé, l’aspect de l’auto-ajustement du circuit aux propriétés de chaque cellule mémoire sera également abordé. En fonction des résultats, une ou plusieurs techniques seront identifiés pour leurs pertinences. Elles feront l’objet d’une implémentation en circuit intégré en technologie CMOS. Le doctorant aura en charge la spécification de l’ensemble des sous-blocs constituant la technique (détecteur de tension, étage de commutation, amplificateur…) et réalisera la conception « au niveau transistor ». Le circuit sera fabriqué par un sous-traitant sur une technologie CMOS à maturité industrielle et sera co-intégré avec des plans mémoires fabriqués au CEA-Léti. L’étudiant concevra la carte, conduira les caractérisations électriques du circuit et mettra en œuvre l’assemblage mémoire/circuit pour prouver expérimentalement l’intérêt des techniques sélectionnées.

Le déroulement de la thèse suit un schéma en boucles itératives d’apprentissage (matériau, composant, circuit, caractérisation électrique, modélisation), dont le nombre d’itération sera fonction de l’avancement du travail du candidat sur trois ans, de la fabrication des échantillons, et de l’évolution des dispositifs en salle blanche. Le point de départ sera construit autour de la génération actuelle de composants mémoire pour étendre éventuellement les caractérisations et construire un macro-modèle qui permettra d’explorer différentes topologies de circuits d’interface.

Le doctorant développera ses compétences en conception de circuits intégrés (approximativement 50%), en mémoire (30%) et en procédé microélectronique (20%) dans un schéma de thèse de conception de circuit proche du dispositif à contrôler. Il sera intégré à cheval entre trois laboratoires, deux orientés « composant » et l’autre « circuit ». Il devra présenter un excellent niveau scolaire et avoir des notions en électronique analogique et en procédés microélectroniques. La connaissance des outils de conception de circuits intégrés serait des atouts. Enfin, il présentera une bonne capacité de travail personnel, un goût prononcé pour le travail en équipe, et une motivation pour les challenges techniques.

Les travaux de doctorat se dérouleront dans le cadre de la collaboration entre une équipe de concepteur de circuits intégrés et des technologues de mémoire sur Silicium, comblant respectivement le fossé entre la conception de circuits intégrés en technologie CMOS et l'expertise sur les dispositifs mémoire. Le doctorant interagira régulièrement avec l'équipe travaillant sur la technologie, pour mieux connaitre la fabrication des dispositifs, la caractérisation électrique, la modélisation, l'analyse des données et les simulations et l’interprétation physique. Le doctorant s’intégrera également avec l’équipe de concepteurs de circuits analogiques afin de proposer et de concevoir de nouvelles topologies de circuits intégrés pour l’implémentation de technique de programmation de mémoire. Les trois encadrants de la thèse Gabril MOLAS, Sami OUKASSI et Gaël PILLONNET (directeur de thèse) ont déjà des expériences reconnues et complémentaires en électronique analogique, procédé microélectronique, composants mémoires et électrochimie. Ce travail s’effectue dans une certaine continuité avec les travaux de thèse de Paola Trotti (soutenance prévue en 2021).

De façon plus générale, le campus scientifique de MINATEC à Grenoble accueille 2 400 chercheurs, 1 200 étudiants et 600 experts en transfert de technologie sur 20 hectares à la pointe de la technologie avec 10 000 m² de salles blanches. Le candidat profitera de cet environnement scientifique unique et occupera un rôle clé dans l'investigation du couplage entre circuit et composant afin de proposer un système innovant en gardant un lien marqué avec des problématiques industrielles.

  • Mots clés : Engineering sciences, Technological challenges, Electronics and microelectronics - Optoelectronics, New computing paradigms, circuits and technologies, incl. quantum, DCOS, Leti
  • Laboratoire : DCOS / Leti
  • Code CEA : SL-DRT-21-0859
  • Contact : gabriel.molas@cea.fr

Circuit intégré pour l’ajustement électromécanique de la dynamique de dispositifs MEMS

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Date de début : 01/09/2021

Offre n° SL-DRT-21-0837

Au cours de sa thèse, le doctorant aura à explorer et à évaluer les possibilités d’ajustement par effet de couplage électromécanique entre un dispositif MEMS et son interface électrique. Pour évaluer divers dispositifs, l’étudiant aura accès à des caractérisations électriques et des modélisations préliminaires de différents MEMS développés dans les salles blanches de notre institut de recherche, notamment les dispositifs dits PMUT. Le doctorant pourra également s’inspirer de techniques d’ajustement déjà éprouvées par notre équipe de recherche sur des résonateurs macroscopiques à transduction. Une revue de l’état de l’art international et les contraintes industrielles glanées dans notre environnement collaboratif industrie/recherche permettront également de positionner habillement notre recherche. Le doctorant sera en charge de choisir un niveau de modélisation et de mettre en place un environnement de simulation permettant de prédire les performances de diverses techniques d’ajustement sur l’ensemble de la chaine (du dispositif au circuit). Il prédira notamment l’impact de l’application de champs électriques et/ou magnétiques par l’intermédiaire de tension et courant fournis par l’interface électrique sur différents dispositifs. Par exemple, il combinera de façon avantageuse les concepts d’inversion de charges dans un matériau piézoélectrique, la mise en court-circuit ou circuit-ouvert notamment, pour émuler des charges électriques actives et réactives, qui moduleront la raideur et la masse intrinsèques du résonateur mécanique. Il pourra proposer la modification des dispositifs MEMS (ajout d’électrodes, géométrie maximisant le couplage, matériaux plus adaptés) en collaboration avec des technologues pour explorer une co-optimisation dispositif/circuit la plus adaptée, au moins au niveau simulation. L’aspect de l’auto-ajustement de ces techniques sera également abordé. En fonction des résultats, une ou plusieurs techniques seront identifiés pour leurs pertinences. Elles feront l’objet d’une implémentation en circuit intégré en technologie CMOS. Le doctorant aura en charge la spécification de l’ensemble des sous-blocs constituant la technique (détecteur de tension, étage de commutation, amplificateur…) et réalisera la conception « au niveau transistor ». Le circuit sera fabriqué par un sous-traitant sur une technologie CMOS à maturité industrielle. L’étudiant concevra la carte, conduira les caractérisations électriques du circuit et mettra en œuvre l’assemblage MEMS/circuit pour prouver expérimentalement l’intérêt des techniques sélectionnées.

Le déroulement de la thèse suit un schéma en boucles itératives d’apprentissage (matériau, composant, circuit, caractérisation électrique, modélisation), dont le nombre d’itération sera fonction de l’avancement du travail du candidat sur trois ans, de la fabrication des échantillons, et de l’évolution des dispositifs en salle blanche. Des dispositifs macroscopiques, s’approchant des propriétés des dispositifs MEMS visés en premier ressort, pourront être envisagés pour arriver à une expérimentation couplant dispositif et circuit. Le point de départ sera construit autour de la génération actuelle de composants MEMS pour étendre les caractérisations et construire un macro-modèle qui permettra d’explorer différentes topologies de circuits d’interface.

Le doctorant développera ses compétences en conception de circuits intégrés (approximativement 50%), en mécatronique (30%) et en procédé microélectronique (20%) dans un schéma de thèse de conception de circuit proche du dispositif à contrôler. Il sera intégré dans un laboratoire spécialisé en intégration d’interfaces capteurs. Il devra présenter un excellent niveau scolaire et avoir des notions en électronique analogique. La connaissance des procédés microélectroniques et des outils de conception de circuits intégrés seraient des atouts. Enfin, il présentera une bonne capacité de travail personnel, un goût prononcé pour le travail en équipe, et une motivation pour les challenges techniques.

  • Mots clés : Engineering sciences, Technological challenges, Cyber physical systems - sensors and actuators, Electronics and microelectronics - Optoelectronics, DCOS, Leti
  • Laboratoire : DCOS / Leti
  • Code CEA : SL-DRT-21-0837
  • Contact : gael.pillonnet@cea.fr
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